How to change the PCIE1_RST output direction?

[Xzz]

I inserted the EC20 LTE Module(it just use USB signals) into the mini-pcie slot.
But I can’t detect device with command “lsusb”.

I found EC20 need pcie_rst(PCIE1_RST) pin always High to enable device.
But PCIE1_RST is always low, and become high level 500ms when boot up.

this is my schemetic, how can I change the PCIE1_RST output direction?

[WayneWWW]

Is this a xavier NX project? What does that mean “LTE Module(it just use USB signals) into the mini-pcie slot.”

Why a usb device is running on pcie slot? Are you using some converter or something?

lsusb on jetson will only see device that is connected to USB lanes. It will not see device on pcie lanes…

[Xzz]

Hi, WayneWWW,
LTE Module is Mini-Pcie Type Form-factor but signal I/F is USB 2.0.
This module use USB 2.0 resource.
I found this link has the same question. But I don’t know how did it get solved.
Question about AGX Xavier PCIE Reset:

@yoonju

hello!, I have some Question about AGX Xavier PCIE Reset.

I inserted the LTE Module into the AGX Xavier KEY-E (M.2) Connector and used it.

LTE Module is M.2 KEY-E Type Form-factor but signal I/F is USB 2.0.

If the PCIE Reset signal of the KEY-E M.2 Connector is measured with an oscilloscope, it continues to show as Low and the device is not recognized.

Question

1. We inquire about the conditions under which AGX Xavier PCIE Reset Signal becomes HIGH.
2. If PCIE TX/RX signal is not connected between AGX Xavier and PCIE Device, does Xavier not output PCIE Reset signal as HIGH?

Thank you for your reply.

[WayneWWW]

Hi,

I don’t really care about what this signal is in use on this module itself.

I only care about what interface is in use on jetson side… If it connects on PCIe, then it is PCIe device to jetson… You won’t be able to see it on lsusb no matter what…

So is this on xavier NX or something else?

[Xzz]

Hi,WayneWWW,

@WayneWWW

If it connects on PCIe, then it is PCIe device to jetson

This module only use usb resource on mini-pcie base.
Like this:
USB resource :
pin 36 MPE_USB_N1
pin 38 MPE_USB_P1
rst resource:
pin 22 RST#_MPE1 – >PCIE1_RST

And it need PCIE1_RST become High level to enable.

@WayneWWW

So is this on xavier NX or something else?

We use xavier NX SOM and our customized carried board.

[WayneWWW]

Hi,

Could you share what is “MPE_USB_N1/P1” on jetson side? As I said, I really don’t care about your connection on the device side. I need to know what is connected on jetson.

[Xzz]

Hi,
This USB resources have undergone multiple transformations and are somewhat complex.
It passed through 2 USB Hub IC.
And use Xavier NX USB2_DN,USB2_DP

If you suspect this is an USB issue,
We have directly export the USB signal on mini-pcie and connect it to the USB disk for testing.
It works fine.

[WayneWWW]

Hi,

我感覺好像你還是不太清楚我想說的意思. 讓我用中文先問幾個問題

1. 你這邊的PCIE1_RST指的是Xavier NX module pin #183這根嗎 ?

2. ok, 所以這個device對jetson而言是接在usb2-3上面 , 那有接usb3的pin嗎?

3. 可以請你大概說明一下 (比方說用block diagram), 從jetson到你的end device整段到底接了哪些東西嗎? 這樣說明會比較清楚, 比方說你一下講mini pcie, 結果最後才說這接到usb2-3, 其實很難聽懂你想表達的東西.

[Xzz]

@WayneWWW

1.你這邊的PCIE1_RST指的是Xavier NX module pin #183這根嗎 ?

是的

@WayneWWW

2.ok, 所以這個device對jetson而言是接在usb2-3上面 , 那有接usb3的pin嗎?

沒錯，這個設備jetson而言是接在USB上的，不過我沒有看懂“那有接usb3的pin嗎”這句是什麽意思。

@WayneWWW

3.可以請你大概說明一下 (比方說用block diagram), 從jetson到你的end device整段到底接了哪些東西嗎? 這樣說明會比較清楚, 比方說你一下講mini pcie, 結果最後才說這接到usb2-3, 其實很難聽懂你想表達的東西

可以的，請參考如下：
另外我檢查了一下，應該只經過了一個HUB，抱歉看錯了。

[WayneWWW]

可以請你提供完整的schematic嗎? 這個design可能需要我們這邊review一下

看不是很懂中間這個usb2.0_H PA與PCIe的關係

我們的usb跟pcie driver是獨立的. 照理來說PCIe管不到usb那邊的device. 但是PCIE1_RST是透過PCIe controller控制的. 所以感覺上你像是在拿pcie去控制usb.

[Xzz]

@WayneWWW

我們的usb跟pcie driver是獨立的. 照理來說PCIe管不到usb那邊的device. 但是PCIE1_RST是透過PCIe controller控制的. 所以感覺上你像是在拿pcie去控制usb.

是的，PCIE與USB相互獨立，實際上軟、硬件上兩者也沒有關聯。
只是这个模块需要用到PCIE1_RST而已。

[WayneWWW]

那請問你們一定要用pcie1_rst做控制嗎? 不太能理解為什麼要這樣設計

如果用別根gpio做控制可以嗎?

[yoonju]

Hello

After our analysis, the PCIE CLK Request signal mapped to the corresponding PCIE I/F continues to be held low, so the PCIE Reset has become HIGH normally.

The solution is to catch the PCIE CLOCK Request mapped to the PCIE BUS as a row.

Thank you for your reference.

thank you

[Xzz]

你好,WayneWWW,

@WayneWWW

那請問你們一定要用pcie1_rst做控制嗎? 不太能理解為什麼要這樣設計
如果用別根gpio做控制可以嗎?

因爲mini_pcie還需要接其他的PCIE設備，所以沿用了貴司參考設計，用pcie1_rst做控制。
并且按照我們的經驗，用別的GPIO單獨控制EC20是可行的。
但是我們只有一個mini_pcie座子，所以現在就發現了這個尷尬的情況。
Hi,yoonju,

@yoonju

After our analysis, the PCIE CLK Request signal mapped to the corresponding PCIE I/F continues to be held low, so the PCIE Reset has become HIGH normally.

The solution is to catch the PCIE CLOCK Request mapped to the PCIE BUS as a row.

Thank for you sugguestion.
But when we use EC20, there is no PCIE CLK Request signal, so the PCIE Reset is LOW normally.
How can we set PCIE Reset HIGH without PCIE CLK Req?

[WayneWWW]

厄 可以確認一下我的理解有沒有錯誤嗎

所以你們現在有一組接到usb hub上的wifi卡. 接到jetson usb2-3.
另外有一組LTE module. 接到jetson上某個pcie lane. 然後你們把這組pcie的pcie_rst接去usb hub上做控制?

所以沿用了貴司參考設計，用pcie1_rst做控制

請問一下這個設計是指哪部分? 抱歉我不是硬體人員 所以不太清楚你在說哪

[Xzz]

應該是我的描述不太好,

@WayneWWW

所以你們現在有一組接到usb hub上的wifi卡. 接到jetson usb2-3.

目前沒有使用WiFi卡，只有LTE module。

@WayneWWW

另外有一組LTE module. 接到jetson上某個pcie lane. 然後你們把這組pcie的pcie_rst接去usb hub上做控制?

另外LTE模塊只是接在了mini_pcie座子上，並使用其中的USB與RST，不會用到PCIE LANE信號。
pcie_rst信號直接接到LTE模塊上，用於控制模塊復位，不會對usb hub有影響。

所以，
pcie1_rst一直是低的情況下，就會導致模塊無法正常工作。

[WayneWWW]

厄… 我還是聽不懂你這句話的意思

另外LTE模塊只是接在了mini_pcie座子上，並使用其中的USB與RST，不會用到PCIE LANE信號。

你把pcie的控制信號拿去接給usb. 然後pcie端完全沒有接任何東西, 但你還是期望pcie controller能去幫你控制pcie_rst? 這個設計本身就是錯誤的
我們沒有支援你說的這個模式

不如直接找個gpio做控制.

[Xzz]

@WayneWWW

你把pcie的控制信號拿去接給usb. 然後pcie端完全沒有接任何東西, 但你還是期望pcie controller能去幫你控制pcie_rst? 這個設計本身就是錯誤的

是的，我也覺得這種設計很奇怪，但是這個LTE模塊就是這麽設計的，

@WayneWWW

不如直接找個gpio做控制.

因爲我們只有一個mini_pcie座子，且客戶項目有LTE和其他PCIE設備的需求，所以應該沒有辦法切換為其他的GPIO。

在pcie驅動中判斷usb id，符合LTE設備的話就拉高rst，這種可以做到嗎？
如果不可以的話，我們只能做兩個系統，分別適配了。

[WayneWWW]

Hi,

這個沒辦法做到. 其實現在的問題是你在pcie端根本就沒有裝置, 沒有裝置的狀況下pcie driver也不會起來.
所以連你想做的 “在pcie驅動中判斷usb id，符合LTE設備的話就拉高rst” 這一件事情就直接失敗了.

[Xzz]

好的，明白了。感謝支持！