我们目前根据官网的设计要求做了一个 4lane 的底板
测试的时候，分别测2个2lane的2.5G mipi都能正常，但是拼成4lane以后，变成只能解收2.0G的mipi。 后续测试中，我们尝试飞线加长CSI1_D0/CSI1_D1 约70mm后，能够2.5G工作，主要问下针对SOM板的底板设计，是不是需要CSI1_D0/CSI1_D1与CSI0_D0/CSI0_D1之间做长度差异控制，或者软件有没有参数调节可以补偿2L之间的时间差
测试的时候，分别测2个2lane的2.5G mipi都能正常，但是拼成4lane以后，变成只能解收2.0G的mipi。 后续测试中，我们尝试飞线加长CSI1_D0/CSI1_D1 约70mm后，能够2.5G工作，主要问下针对SOM板的底板设计，是不是需要CSI1_D0/CSI1_D1与CSI0_D0/CSI0_D1之间做长度差异控制，或者软件有没有参数调节可以补偿2L之间的时间差
There is clear requirement for the trace skew as below showing in Design Guide. No software methods to control that.
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